ICdemy - Học viện Vi mạch Bán dẫn

ICdemy - Học viện Vi mạch Bán dẫn Contact information, map and directions, contact form, opening hours, services, ratings, photos, videos and announcements from ICdemy - Học viện Vi mạch Bán dẫn, Education Website, Da Nang.

iCdemy – Học viện Vi mạch Bán dẫn cung cấp các khóa học từ cơ bản đến nâng cao: Linux+Git, FPGA, ASIC, RTL, Verification, Physical Design, Analog/Mixed-Signal, DFT, Power Integrity & Simulation, Tape-out+PDK, EDA Tools với đội ngũ Mentor giàu kinh nghiệm.

Tổng Quan Quy Trình Thiết Kế ASICNguồn: Giảng viên ThS. Tạ Quốc Việt-----Thiết kế một vi mạch ASIC không bắt đầu từ việc...
12/08/2026

Tổng Quan Quy Trình Thiết Kế ASIC
Nguồn: Giảng viên ThS. Tạ Quốc Việt
-----
Thiết kế một vi mạch ASIC không bắt đầu từ việc viết mã RTL hay vẽ layout. Điểm xuất phát luôn là một ý tưởng và yêu cầu hệ thống cụ thể. Trong suốt quá trình thiết kế, ý tưởng ban đầu sẽ liên tục được chuyển đổi qua nhiều dạng biểu diễn khác nhau, từ đặc tả chức năng, kiến trúc, RTL, netlist, layout cho đến dữ liệu cuối cùng dùng để chế tạo silicon.

Có thể hình dung toàn bộ quá trình như một chuỗi biến đổi:

Ý tưởng → Đặc tả → Kiến trúc → RTL → Verification → Synthesis → Gate-Level Netlist → Physical Design → Sign-off → Tape-out → Fabrication → Packaging & Test
---
1. Đặc tả thiết kế

Bước đầu tiên là xác định chính xác chip cần thực hiện chức năng gì và phải đạt được những yêu cầu nào. Đây là giai đoạn xây dựng Specifications, bao gồm các mục tiêu và ràng buộc của thiết kế.

Đặc tả cần xác định chức năng của chip, tức hệ thống phải làm gì, dữ liệu được xử lý như thế nào và các giao tiếp với bên ngoài ra sao. Đồng thời, các chỉ tiêu định lượng như tần số hoạt động, thông lượng, độ trễ và công suất tiêu thụ cũng phải được xác định.

Ngoài các yêu cầu chức năng và hiệu năng, thiết kế còn chịu các ràng buộc về diện tích die, kích thước vật lý, công nghệ chế tạo, điện áp hoạt động, phương pháp kiểm thử và các yêu cầu về độ tin cậy.

Một đặc tả tốt là cơ sở để đánh giá toàn bộ các bước phía sau. Nếu yêu cầu ban đầu không rõ ràng, những sai lệch có thể lan truyền xuyên suốt quy trình và chỉ được phát hiện rất muộn, khi chi phí sửa đổi đã trở nên rất lớn.
---
2. Thiết kế kiến trúc

Sau khi xác định đặc tả, bước tiếp theo là xây dựng Architecture – kiến trúc của hệ thống.

Ở cấp độ này, kỹ sư quyết định cách thức hệ thống sẽ được tổ chức để thực hiện các chức năng đã đề ra. Ví dụ, đối với một bộ xử lý, kiến trúc có thể liên quan đến RISC hoặc CISC, số lượng pipeline stage, ALU, register file, cache, memory interface và các khối xử lý chuyên dụng.

Một hệ thống lớn thường được chia thành nhiều subsystem hoặc các khối chức năng nhỏ hơn. Mỗi khối có nhiệm vụ riêng nhưng phải phối hợp chính xác với các khối còn lại và đáp ứng yêu cầu của hệ thống cấp cao hơn.

Đây là giai đoạn có ảnh hưởng rất lớn đến hiệu năng, công suất và khả năng mở rộng của chip. Một kiến trúc tốt có thể giúp giảm đáng kể độ phức tạp ở các bước thiết kế phía sau.
---
3. RTL và Logic Design

Sau khi kiến trúc được xác định, hệ thống được chuyển thành mô hình logic có thể triển khai bằng phần cứng. Đây là giai đoạn RTL (Register Transfer Level) và Logic Design.

RTL mô tả cách dữ liệu được truyền giữa các thanh ghi và cách các khối logic xử lý dữ liệu theo từng chu kỳ clock. Các cấu trúc thường gặp bao gồm Combinational Logic, Sequential Logic, Finite State Machine (FSM), bộ thanh ghi, bộ chọn dữ liệu và các khối điều khiển.

RTL thường được mô tả bằng HDL (Hardware Description Language), phổ biến nhất là Verilog, SystemVerilog và VHDL.

HDL cho phép kỹ sư mô tả hệ thống số ở nhiều mức độ khác nhau, từ một flip-flop đơn giản đến các hệ thống phức tạp như CPU, GPU, Network Switch, Memory Controller hoặc SoC.

Điểm quan trọng là RTL phải phản ánh chính xác kiến trúc và đặc tả chức năng đã được xác định ở các bước trước.
---
4. Functional Verification

Sau khi xây dựng RTL, thiết kế cần được kiểm chứng để xác nhận rằng mạch thực hiện đúng chức năng mong muốn.

Đây là giai đoạn Functional Verification, trong đó RTL được mô phỏng với nhiều kịch bản đầu vào khác nhau nhằm tìm ra lỗi logic trước khi thiết kế được chuyển sang các bước triển khai vật lý.

Các phương pháp hiện đại có thể bao gồm simulation, assertion-based verification, constrained-random verification, coverage analysis và formal verification.

Mục tiêu không đơn giản là kiểm tra một vài trường hợp hoạt động đúng mà phải tìm kiếm những tình huống có khả năng gây sai lệch giữa thiết kế thực tế và đặc tả ban đầu.

Đây là một trong những công đoạn có khối lượng công việc rất lớn trong một dự án ASIC hiện đại.
---
5. Logic Synthesis

Khi RTL đã đạt yêu cầu về chức năng, bước tiếp theo là Logic Synthesis.

Công cụ synthesis nhận RTL cùng với Standard Cell Library và các ràng buộc thiết kế làm đầu vào, sau đó chuyển đổi RTL thành Gate-Level Netlist.

Netlist ở cấp cổng là một mô tả cấu trúc của mạch, trong đó các phần tử logic được xây dựng từ những standard cell có sẵn trong thư viện công nghệ.

Quá trình synthesis không chỉ chuyển đổi chức năng mà còn cố gắng tối ưu thiết kế theo các mục tiêu như Timing, Area, Power và Testability.

Ví dụ, cùng một chức năng logic có thể được triển khai bằng nhiều cấu trúc khác nhau. Công cụ synthesis sẽ lựa chọn cấu trúc phù hợp với các ràng buộc và công nghệ mục tiêu.

Kết quả là một Gate-Level Netlist có thể được đưa sang giai đoạn Physical Design.

Sau synthesis, thiết kế cũng thường được kiểm tra lại bằng Gate-Level Simulation và các phương pháp kiểm chứng tương đương nhằm bảo đảm quá trình chuyển đổi từ RTL sang netlist không làm thay đổi chức năng mong muốn.
---
6. Physical Design

Gate-Level Netlist vẫn chỉ là mô tả logic. Để chế tạo được chip, cần chuyển nó thành hình học vật lý trên silicon.

Đây là nhiệm vụ của Physical Design.

Quy trình Physical Design thường bao gồm nhiều bước, trong đó ba bước nền tảng là:

Floorplanning → Placement → Routing

Trong Floorplanning, kỹ sư xác định vị trí và kích thước của các macro, các khối chức năng lớn, vùng nguồn và các khu vực quan trọng của chip.

Tiếp theo, Placement xác định vị trí vật lý của các standard cell trên die.

Sau đó, Routing tạo các đường kết nối kim loại giữa các cell, macro và các khối chức năng theo netlist.

Quá trình này phải tuân thủ các quy tắc thiết kế của công nghệ chế tạo. Những quy tắc này được gọi là DRC (Design Rule Constraints/Checks) và phản ánh các giới hạn vật lý của quy trình fabrication.

Các công cụ Physical Design hiện đại còn phải xử lý nhiều vấn đề phức tạp như congestion, clock distribution, IR drop, electromigration, signal integrity và thermal effects.
---
7. Static Timing Analysis

Một thiết kế hoạt động đúng về logic chưa chắc đã hoạt động đúng ở tần số yêu cầu.

Vì vậy, STA (Static Timing Analysis) là một bước quan trọng trong quá trình sign-off.

STA phân tích các đường truyền dữ liệu trong thiết kế để xác định liệu tín hiệu có đến đúng thời điểm yêu cầu hay không. Hai nhóm vi phạm timing cơ bản đặc biệt quan trọng đối với các mạch tuần tự là Setup Violation và Hold Violation.

Setup kiểm tra xem dữ liệu có ổn định đủ sớm trước cạnh clock hay không, trong khi Hold kiểm tra dữ liệu có được giữ ổn định đủ lâu sau cạnh clock hay không.

Ngoài ra, STA còn xem xét clock skew, propagation delay, uncertainty và nhiều điều kiện hoạt động khác nhau.

Các công cụ như PrimeTime của Synopsys được sử dụng rộng rãi cho phân tích timing và sign-off.
---
8. Physical Verification và Sign-off

Sau khi hoàn thành layout, thiết kế phải trải qua quá trình Physical Verification để xác nhận rằng layout có thể được chế tạo theo các quy tắc của công nghệ.

Một số kiểm tra quan trọng gồm DRC (Design Rule Check) để phát hiện các vi phạm quy tắc hình học và LVS (Layout Versus Schematic) để xác nhận rằng layout tương ứng với mạch logic hoặc netlist mong muốn.

Bên cạnh đó, thiết kế hiện đại còn phải trải qua nhiều bước sign-off khác liên quan đến timing, power, signal integrity, IR drop, electromigration và reliability.

Chỉ khi các yêu cầu sign-off quan trọng được đáp ứng, thiết kế mới có thể tiến đến Tape-out.
---
9. Tape-out và chế tạo wafer

Sau khi hoàn thành sign-off, dữ liệu layout được xuất sang các định dạng dữ liệu sản xuất, phổ biến là GDSII hoặc các định dạng hiện đại hơn tùy quy trình và foundry.

Dữ liệu này được sử dụng để tạo ra các photomask phục vụ quá trình quang khắc trong nhà máy bán dẫn.

Wafer sau đó trải qua hàng trăm bước xử lý khác nhau, bao gồm deposition, lithography, etching, ion implantation, CMP và nhiều công đoạn kiểm soát quy trình khác.

Kết quả là trên một wafer xuất hiện nhiều die giống nhau.
---
10. Dicing, Packaging và Testing

Sau khi wafer fabrication hoàn tất, wafer được kiểm tra và cắt thành các die riêng lẻ thông qua quá trình Dicing.

Các die đạt yêu cầu được đưa sang công đoạn Packaging, trong đó chip được kết nối với package và tạo ra giao diện điện, cơ khí và nhiệt với hệ thống bên ngoài.

Tùy sản phẩm, package có thể sử dụng wire bonding, flip-chip, fan-out, 2.5D, 3D hoặc các công nghệ Advanced Packaging khác.

Sau packaging, chip tiếp tục được kiểm thử để đánh giá chức năng và các thông số điện. Công đoạn này thuộc lĩnh vực Semiconductor Test, bao gồm các phương pháp như wafer test, package test, burn-in và characterization tùy yêu cầu sản phẩm.

Cuối cùng, những sản phẩm đạt tiêu chuẩn mới được đưa vào hệ thống của khách hàng hoặc thị trường.
---
Nhìn toàn cảnh quy trình ASIC

Điểm quan trọng nhất khi tìm hiểu ASIC Flow là không nên xem đây là một chuỗi bước hoàn toàn tuyến tính. Trong thực tế, quá trình thiết kế có rất nhiều feedback loop.

Ví dụ, nếu STA phát hiện timing violation, kỹ sư có thể phải quay lại synthesis hoặc thậm chí RTL. Nếu Physical Design phát hiện congestion nghiêm trọng, kiến trúc floorplan hoặc cách tổ chức logic có thể phải được điều chỉnh. Nếu power vượt giới hạn, thiết kế có thể phải quay lại RTL, synthesis hoặc architecture.

Vì vậy, một quy trình ASIC thực tế có thể được khái quát như sau:

Specification → Architecture → RTL Design → Functional Verification → Logic Synthesis → Gate-Level Verification → Floorplan → Placement → CTS → Routing → Physical Verification → STA → Power/IR/EM Sign-off → Tape-out → Wafer Fabrication → Dicing → Packaging → Test

Đây chính là chuỗi công việc kết nối thiết kế vi mạch với sản phẩm silicon thực tế. Mỗi giai đoạn đều có những kỹ sư chuyên môn riêng, nhưng tất cả phải phối hợp chặt chẽ để đạt được mục tiêu cuối cùng: một con chip đúng chức năng, đúng timing, đúng công suất, đúng diện tích và có thể chế tạo với yield phù hợp.
-----
Tài liệu tham khảo:
1/ N. H. E. Weste and D. Harris, CMOS VLSI Design: A Circuits and Systems Perspective, Addison-Wesley;
2/ J. M. Rabaey, A. Chandrakasan and B. Nikolić, Digital Integrated Circuits: A Design Perspective, Pearson;
3/ J. Bhasker and R. Chadha, Static Timing Analysis for Nanometer Designs, Springer;
4/ Synopsys, Cadence và Siemens EDA – tài liệu kỹ thuật về RTL Synthesis, Physical Design, Verification và Sign-off.

Công suất tiêu thụ trong mạch CMOS, cổng truyền và phần tử tuần tựNguồn: Giảng viên ThS. Tạ Quốc Việt-----Khi thiết kế c...
11/08/2026

Công suất tiêu thụ trong mạch CMOS, cổng truyền và phần tử tuần tự
Nguồn: Giảng viên ThS. Tạ Quốc Việt
-----
Khi thiết kế các mạch tích hợp CMOS hiện đại, công suất tiêu thụ (Power Dissipation) là một trong những chỉ tiêu quan trọng bên cạnh hiệu năng, diện tích và độ tin cậy. Khi mật độ transistor ngày càng tăng và tần số hoạt động ngày càng cao, việc kiểm soát công suất không chỉ giúp giảm mức tiêu thụ năng lượng mà còn hạn chế nhiệt lượng phát sinh trên chip.

Trong mạch CMOS, một phần đáng kể công suất tiêu thụ liên quan đến quá trình nạp và xả điện tích của các điện dung trong quá trình chuyển đổi logic. Vì vậy, một trong những mục tiêu quan trọng của thiết kế CMOS công suất thấp (Low-Power CMOS Design) là giảm số lần chuyển mạch, giảm điện dung tải và tối ưu điện áp nguồn.
---
1. Công suất chuyển mạch động

Dynamic Switching Power phát sinh chủ yếu do quá trình nạp và xả các điện dung khi tín hiệu logic thay đổi trạng thái.

Khi đầu ra chuyển từ mức logic thấp sang mức logic cao, điện dung tải được nạp từ nguồn cung cấp VDD. Năng lượng được lấy từ nguồn điện và một phần được lưu trữ trong điện dung tải.

Khi đầu ra chuyển từ mức logic cao xuống mức logic thấp, điện tích được lưu trữ trong điện dung được giải phóng thông qua transistor và phần năng lượng này chủ yếu chuyển thành nhiệt.

Một biểu thức đơn giản thường được sử dụng để ước lượng công suất chuyển mạch là:

P_dynamic ≈ α · C_L · V_DD² · f

Trong đó, α (Activity Factor) biểu thị mức độ hoạt động chuyển mạch, C_L (Load Capacitance) là điện dung tải, V_DD là điện áp nguồn và f là tần số chuyển mạch.

Phương trình này cho thấy một điểm rất quan trọng trong thiết kế mạch công suất thấp: công suất động tỷ lệ với bình phương điện áp nguồn. Vì vậy, giảm VDD có thể mang lại hiệu quả rất lớn trong việc giảm công suất động. Tuy nhiên, việc giảm điện áp cũng ảnh hưởng đến tốc độ chuyển mạch và biên độ nhiễu, do đó luôn tồn tại sự đánh đổi giữa Power – Performance – Reliability.
---
2. Công suất do dòng ngắn mạch

Một nguồn công suất khác là Short-Circuit Power, phát sinh trong khoảng thời gian chuyển đổi của tín hiệu đầu vào.

Trong một CMOS inverter lý tưởng, khi đầu vào ở trạng thái ổn định, một transistor sẽ dẫn và transistor còn lại tắt. Tuy nhiên, trong quá trình chuyển đổi, đặc biệt khi tín hiệu đầu vào có thời gian lên hoặc xuống tương đối dài, NMOS và PMOS có thể cùng dẫn trong một khoảng thời gian ngắn.

Khi đó xuất hiện một đường dẫn dòng điện trực tiếp từ VDD xuống VSS, tạo thành dòng ngắn mạch tạm thời. Năng lượng tiêu hao bởi dòng này trở thành một phần của công suất tiêu thụ động.

Mức độ ảnh hưởng phụ thuộc vào thời gian chuyển đổi của tín hiệu, kích thước transistor, điện áp nguồn, tải và đặc tính của công nghệ CMOS.

Do đó, trong thiết kế ASIC, việc kiểm soát slew rate và tối ưu kích thước cell không chỉ liên quan đến timing mà còn ảnh hưởng trực tiếp đến công suất.
---
3. Công suất do dòng rò

Khi công nghệ CMOS tiếp tục thu nhỏ, Leakage Power ngày càng trở thành một thành phần quan trọng của tổng công suất tiêu thụ, đặc biệt trong các công nghệ transistor tiên tiến.

Có nhiều cơ chế rò khác nhau. Hai cơ chế cơ bản thường được đề cập là Reverse-Biased Junction Leakage và Subthreshold Leakage.
--
3.1. Dòng rò tiếp giáp phân cực ngược

Reverse-Biased Junction Leakage xuất hiện tại các tiếp giáp bán dẫn bị phân cực ngược, chẳng hạn tiếp giáp giữa vùng Drain và Bulk.

Xét một CMOS inverter với đầu vào ở mức logic cao. Khi đó, NMOS dẫn và PMOS tắt, làm đầu ra được kéo xuống mức thấp. Bulk của PMOS thường được nối với VDD, trong khi Drain của PMOS ở mức điện áp thấp hơn đáng kể.

Tiếp giáp Drain–Bulk của PMOS khi đó chịu phân cực ngược và tạo ra một dòng rò nhỏ. Mặc dù dòng này rất nhỏ đối với một transistor đơn lẻ, tổng dòng rò có thể trở nên đáng kể khi một chip chứa hàng tỷ transistor.
--
3.2. Dòng rò dưới ngưỡng

Subthreshold Leakage là dòng điện tồn tại qua transistor ngay cả khi điện áp Gate thấp hơn điện áp ngưỡng Vth và transistor được xem là đang ở trạng thái tắt.

Khi kích thước transistor giảm, kiểm soát điện áp ngưỡng và các hiệu ứng vật lý ở vùng kênh trở nên khó khăn hơn. Vì vậy, dòng rò dưới ngưỡng trở thành một trong những thách thức quan trọng đối với thiết kế mạch công suất thấp.

Đây cũng là lý do các công nghệ transistor hiện đại và các phương pháp thiết kế ASIC phải sử dụng nhiều kỹ thuật kiểm soát leakage, chẳng hạn lựa chọn nhiều mức Vth, power gating, clock gating và tối ưu kiến trúc nguồn.
---
4. CMOS Transmission Gate

Một cấu trúc quan trọng trong thiết kế CMOS là Transmission Gate (TG), hay cổng truyền CMOS.

Transmission Gate được tạo thành bằng cách mắc song song một transistor NMOS và một transistor PMOS, với các tín hiệu điều khiển bổ sung nhau. Cấu trúc này cho phép truyền tín hiệu logic từ đầu vào sang đầu ra khi cổng truyền được kích hoạt.

Việc sử dụng đồng thời NMOS và PMOS có ý nghĩa rất quan trọng. NMOS có khả năng truyền mức logic 0 tốt nhưng khả năng truyền mức logic 1 bị giới hạn bởi điện áp ngưỡng. Ngược lại, PMOS truyền mức logic 1 tốt hơn nhưng truyền mức logic 0 không tối ưu.

Khi kết hợp hai transistor song song, Transmission Gate có thể truyền cả logic 0 và logic 1 với chất lượng tốt hơn so với việc chỉ sử dụng một transistor làm công tắc.

Ngoài ra, vì NMOS và PMOS được mắc song song nên điện trở dẫn tương đương của đường truyền có thể được giảm xuống, từ đó cải thiện đặc tính chuyển mạch.

Transmission Gate được sử dụng rộng rãi trong Multiplexer, Latch, Flip-Flop, Switch, Sample-and-Hold và nhiều cấu trúc logic CMOS khác.
---
5. Phần tử tuần tự trong CMOS

Không giống mạch tổ hợp (Combinational Logic), mạch tuần tự (Sequential Logic) có khả năng lưu giữ trạng thái logic.

Một cấu trúc cơ bản để tạo khả năng lưu trữ là sử dụng vòng hồi tiếp (Feedback Loop). Ví dụ đơn giản nhất là hai inverter mắc nối tiếp theo vòng kín. Trạng thái logic tại đầu ra được hồi tiếp trở lại đầu vào, tạo ra khả năng duy trì trạng thái.

Hai phần tử tuần tự cơ bản có vai trò đặc biệt quan trọng trong thiết kế ASIC là Latch và Flip-Flop.
---
6. Latch

Một Latch có thể được xây dựng từ cấu trúc hồi tiếp kết hợp với Transmission Gate để điều khiển thời điểm dữ liệu được phép đi vào phần tử lưu trữ.

Với một D-Latch, khi tín hiệu điều khiển ở mức logic 1, Transmission Gate được bật và dữ liệu tại đầu vào D có thể truyền vào cấu trúc lưu trữ. Khi đó latch ở trạng thái transparent, nghĩa là thay đổi tại D có thể được phản ánh ra đầu ra.

Khi tín hiệu điều khiển chuyển xuống logic 0, Transmission Gate tắt. Vòng hồi tiếp bên trong giữ nguyên giá trị đã được lưu trữ và đầu ra không còn phụ thuộc trực tiếp vào sự thay đổi của D.

Đây chính là lý do D-Latch thường được gọi là Transparent Latch.
---
7. Flip-Flop

Flip-Flop có thể được xây dựng từ hai latch mắc nối tiếp. Hai latch này thường được gọi là Master Latch và Slave Latch.

Tín hiệu clock điều khiển hai latch theo hai pha bổ sung nhau. Khi clock ở một trạng thái, Master Latch tiếp nhận dữ liệu trong khi Slave Latch giữ giá trị trước đó. Khi clock chuyển sang trạng thái đối diện, Master Latch đóng lại và Slave Latch tiếp nhận giá trị đã được Master lưu giữ.

Cơ chế này giúp Flip-Flop chỉ cập nhật dữ liệu tại một cạnh xác định của tín hiệu clock.

Nếu dữ liệu được chốt tại cạnh lên (Rising Edge) của clock, phần tử được gọi là Positive-Edge Triggered Flip-Flop.

Nếu dữ liệu được chốt tại cạnh xuống (Falling Edge), đó là Negative-Edge Triggered Flip-Flop.

Trong thiết kế ASIC số, Flip-Flop là một trong những phần tử cơ bản nhất của hệ thống đồng bộ. Hàng triệu hoặc hàng tỷ Flip-Flop có thể được sử dụng trong các bộ xử lý, bộ điều khiển, GPU, SoC và các mạch số hiệu năng cao.
---
8. Từ công suất CMOS đến bài toán thiết kế ASIC

Ba nhóm công suất chính cần được quan tâm trong thiết kế CMOS là Dynamic Switching Power, Short-Circuit Power và Leakage Power. Khi công nghệ tiến tới các node tiên tiến, việc tối ưu công suất trở nên phức tạp hơn vì giảm điện áp, tăng tần số, thu nhỏ transistor và tăng mật độ tích hợp đều tác động đồng thời đến Power, Performance và Reliability.

Vì vậy, tối ưu công suất trong ASIC không phải là một bước riêng biệt ở cuối quy trình thiết kế. Nó phải được xem xét xuyên suốt từ Architecture, RTL, Logic Synthesis, Clock Tree Synthesis, Physical Design cho đến Sign-off.

Một kiến trúc tốt có thể giảm hoạt động chuyển mạch ngay từ cấp RTL. Clock Gating có thể hạn chế những vùng logic không cần thiết hoạt động. Power Gating có thể giảm leakage ở các khối không sử dụng. Ở cấp Physical Design, việc tối ưu placement, routing, clock tree và điện dung ký sinh tiếp tục ảnh hưởng trực tiếp đến công suất thực tế của chip.

Đây chính là điểm cho thấy thiết kế ASIC hiện đại không chỉ là bài toán làm cho mạch "chạy đúng", mà là bài toán đồng thời tối ưu Power – Performance – Area – Timing – Reliability trong toàn bộ chuỗi thiết kế.
-----
Tài liệu tham khảo:
1/ J. M. Rabaey, A. Chandrakasan and B. Nikolić, Digital Integrated Circuits: A Design Perspective, Prentice Hall;
2/ N. H. E. Weste and D. Harris, CMOS VLSI Design: A Circuits and Systems Perspective, Addison-Wesley;
3/ Y. Taur and T. H. Ning, Fundamentals of Modern VLSI Devices, Cambridge University Press;
4/ J. Bhasker and R. Chadha, Static Timing Analysis for Nanometer Designs, Springer.

Học viện Vi mạch Bán dẫn iCdemy triển khai Chính sách hỗ trợ học phí dành cho sinh viên có hoàn cảnh khó khăn nhằm tạo đ...
10/08/2026

Học viện Vi mạch Bán dẫn iCdemy triển khai Chính sách hỗ trợ học phí dành cho sinh viên có hoàn cảnh khó khăn nhằm tạo điều kiện để các bạn tiếp cận kiến thức và phát triển sự nghiệp trong lĩnh vực vi mạch bán dẫn.

Đặc biệt, đối với các khóa học do ThS. Tạ Quốc Việt trực tiếp giảng dạy, sẽ xem xét cấp học bổng tương đương 100% học phí cho những sinh viên thuộc diện đặc biệt khó khăn, có thành tích học tập nổi bật và cung cấp đầy đủ minh chứng xác thực.

iCdemy tin rằng hoàn cảnh kinh tế không nên là rào cản đối với những người trẻ có đam mê, năng lực và khát vọng chinh phục ngành công nghiệp bán dẫn.

📩 Thông tin chi tiết về điều kiện và hồ sơ xét duyệt được công bố trong hình ảnh đính kèm theo thông báo này.

Kích thước Chip và Wafer ngày càng tăngNguồn: Giảng viên ThS. Tạ Quốc Việt ---Sự phát triển của công nghệ vi mạch từ SSI...
10/08/2026

Kích thước Chip và Wafer ngày càng tăng
Nguồn: Giảng viên ThS. Tạ Quốc Việt
---
Sự phát triển của công nghệ vi mạch từ SSI (Small-Scale Integration) đến ULSI (Ultra-Large-Scale Integration) không chỉ làm gia tăng số lượng transistor trên mỗi chip mà còn thúc đẩy xu hướng tăng kích thước khuôn chip (Die Size).

Ở giai đoạn đầu của ngành công nghiệp bán dẫn, các linh kiện rời và các vi mạch SSI thường có kích thước khá nhỏ, trung bình khoảng 100 mil, tương đương 0,1 inch, trên mỗi cạnh. Khi mật độ tích hợp tăng lên và công nghệ phát triển đến cấp độ ULSI, kích thước chip có thể đạt khoảng 500–1.000 mil, tương đương 0,5–1 inch trên mỗi cạnh hoặc thậm chí lớn hơn.

Các vi mạch được chế tạo trên những đĩa vật liệu bán dẫn mỏng gọi là wafer, phổ biến nhất là silicon. Trên một wafer hình tròn, các die thường được bố trí theo dạng lưới hình vuông hoặc hình chữ nhật. Do hình dạng của wafer là hình tròn nên khi đặt các die có hình vuông hoặc chữ nhật lên wafer sẽ luôn tồn tại một phần diện tích ở khu vực gần mép wafer không thể sử dụng hoàn toàn.

Đây là một vấn đề đáng chú ý về mặt kinh tế sản xuất. Khi kích thước die nhỏ, phần diện tích bị bỏ lại ở mép wafer tương đối nhỏ so với tổng diện tích wafer. Nhưng khi kích thước die tăng lên, lượng diện tích không thể sử dụng cũng tăng đáng kể. Vì vậy, việc nâng cao mật độ tích hợp và tạo ra những chip lớn hơn đồng thời đặt ra yêu cầu phải tối ưu kích thước wafer.

Đây là một trong những động lực quan trọng thúc đẩy ngành công nghiệp bán dẫn chuyển từ những wafer có đường kính rất nhỏ trong những thập niên đầu sang các wafer có đường kính lớn hơn. Wafer khoảng 1 inch từng được sử dụng trong những năm 1960, sau đó ngành công nghiệp chuyển dần sang các kích thước lớn hơn như 150 mm (6 inch), 200 mm (8 inch) và 300 mm (12 inch).

Lợi ích của việc tăng đường kính wafer có thể thấy rất rõ từ quan hệ hình học. Diện tích của một hình tròn được xác định bởi:

A = πr²

Do đó, diện tích wafer tăng theo bình phương bán kính. Nếu đường kính wafer tăng gấp đôi, diện tích hình học của wafer sẽ tăng gấp bốn lần.

Ví dụ, khi đường kính wafer tăng từ 6 inch lên 12 inch, diện tích hình học tăng:

(12/6)² = 4 lần

Nói cách khác, wafer 12 inch có diện tích bề mặt lý thuyết lớn gấp bốn lần wafer 6 inch. Điều này cho phép chế tạo được nhiều die hơn trên mỗi wafer, qua đó góp phần giảm chi phí sản xuất trung bình trên mỗi chip khi các yếu tố về năng suất (Yield), thiết bị và quy trình được kiểm soát phù hợp.

Tuy nhiên, cần lưu ý diện tích wafer tăng gấp bốn lần không đồng nghĩa số lượng die hữu dụng cũng tăng chính xác bốn lần. Số die thực tế còn phụ thuộc vào kích thước die, khoảng cách scribe lane, vùng mép wafer không sử dụng được, hình dạng die và đặc biệt là yield của quá trình chế tạo.

Đây cũng là lý do kích thước die và kích thước wafer luôn có mối quan hệ chặt chẽ với bài toán kinh tế của ngành bán dẫn. Die càng lớn thì số die có thể thu được trên một wafer càng giảm và xác suất một die chứa khuyết tật cũng có xu hướng tăng. Ngược lại, wafer lớn giúp tăng số lượng die được chế tạo trong mỗi lượt xử lý, góp phần cải thiện năng suất sản xuất và tối ưu chi phí.

Từ góc nhìn rộng hơn, sự phát triển của chip density, die size và wafer size phản ánh một trong những xu hướng quan trọng nhất của ngành bán dẫn: không chỉ tăng số lượng transistor trên một đơn vị diện tích mà còn phải tối ưu toàn bộ nền kinh tế sản xuất từ wafer, die, yield cho đến packaging và testing.

Đặc biệt, khi các bộ xử lý AI, GPU và HPC hiện đại ngày càng sử dụng những die lớn hoặc nhiều chiplet tích hợp trong cùng một package, bài toán về die size, wafer economics và advanced packaging ngày càng trở nên quan trọng. Đây là một trong những lý do Chiplet và Advanced Packaging đang được phát triển mạnh nhằm vượt qua những giới hạn về kích thước và chi phí của một die đơn lớn.

ASIC là gì? Từ kiến trúc vi mạch chuyên dụng đến nền tảng CMOSNguồn: Giảng viên ThS. Tạ Quốc Việt-----Trong ngành thiết ...
09/08/2026

ASIC là gì? Từ kiến trúc vi mạch chuyên dụng đến nền tảng CMOS
Nguồn: Giảng viên ThS. Tạ Quốc Việt
-----
Trong ngành thiết kế vi mạch, ASIC là một trong những khái niệm nền tảng để phân biệt các mạch tích hợp được phát triển cho một mục đích cụ thể với các vi mạch có tính chất sử dụng phổ quát. Sự phát triển của ASIC gắn liền với CMOS, công nghệ transistor MOSFET và các phương pháp thiết kế VLSI hiện đại.
---
1. ASIC là gì?

ASIC là viết tắt của Application-Specific Integrated Circuit, nghĩa là mạch tích hợp chuyên dụng cho một ứng dụng cụ thể. Một mạch tích hợp được xem là ASIC khi kiến trúc, chức năng và quá trình thiết kế của nó được tối ưu cho một nhóm ứng dụng hoặc một sản phẩm xác định.

Ví dụ, một chip được thiết kế riêng cho hệ thống điều khiển vệ tinh, bộ điều khiển trong ô tô, bộ xử lý tín hiệu cho thiết bị viễn thông hoặc mạch giao tiếp chuyên dụng giữa bộ xử lý và bộ nhớ đều có thể được phát triển theo hướng ASIC.

Điểm khác biệt quan trọng của ASIC nằm ở mức độ chuyên biệt. Trong khi các bộ vi xử lý đa dụng có thể thực hiện nhiều loại chương trình khác nhau, ASIC được tối ưu để thực hiện một tập chức năng cụ thể. Nhờ đó, ASIC có thể đạt hiệu năng cao, mức tiêu thụ năng lượng thấp và diện tích silicon nhỏ hơn khi so sánh với một giải pháp phần cứng đa dụng thực hiện cùng chức năng.

Tuy nhiên, không phải mọi vi mạch đều được gọi là ASIC. Các sản phẩm như bộ nhớ thương mại, vi xử lý đa dụng hoặc một số loại vi điều khiển thường được phân loại theo nhóm sản phẩm riêng. Ranh giới này không tuyệt đối, bởi một chip nhớ hoặc bộ xử lý được thiết kế riêng cho một hệ thống cụ thể vẫn có thể mang tính chất ASIC.
---
2. Các phương pháp thiết kế ASIC

ASIC có thể được phát triển theo nhiều phương pháp khác nhau tùy thuộc vào mức độ tùy biến, yêu cầu về hiệu năng, chi phí phát triển và sản lượng sản xuất.

Full-Custom ASIC

Full-Custom Design là phương pháp thiết kế có mức độ tùy biến cao nhất. Kỹ sư có thể thiết kế trực tiếp từ transistor, mạch logic, layout vật lý cho đến các thành phần đặc thù của chip thay vì chỉ sử dụng các thư viện logic có sẵn.

Phương pháp này cho phép tối ưu rất sâu về hiệu năng, diện tích và công suất. Đây là lựa chọn phù hợp cho những khối mạch có yêu cầu đặc biệt cao, chẳng hạn các mạch analog, bộ nhớ SRAM, mạch RF hoặc những phần tử quan trọng về hiệu năng.

Đổi lại, Full-Custom đòi hỏi đội ngũ thiết kế có chuyên môn cao, thời gian phát triển dài và chi phí kỹ thuật lớn. Việc kiểm chứng cũng phức tạp hơn vì phần lớn cấu trúc của mạch được xây dựng riêng cho từng sản phẩm.

Standard Cell ASIC

Standard Cell ASIC là phương pháp phổ biến trong thiết kế vi mạch số hiện đại. Thay vì xây dựng toàn bộ mạch logic từ transistor, kỹ sư sử dụng các Standard Cell đã được thiết kế, mô phỏng, đặc trưng hóa và kiểm chứng trước.

Các cell cơ bản có thể bao gồm inverter, NAND, NOR, XOR, multiplexer, flip-flop và nhiều cấu trúc logic khác. Những cell này được tổ chức thành Standard Cell Library, đi kèm với các thông tin cần thiết cho quá trình tổng hợp logic, phân tích timing, place-and-route và sign-off.

Một Standard Cell Library thường được xây dựng bằng phương pháp Full-Custom ở cấp độ cell. Sau khi thư viện hoàn thiện, các kỹ sư thiết kế hệ thống có thể tái sử dụng những cell này để xây dựng các mạch số có quy mô rất lớn.

Điểm mạnh của Standard Cell ASIC là tạo ra sự cân bằng giữa khả năng tùy biến và hiệu quả phát triển. So với Full-Custom, thời gian thiết kế và rủi ro kỹ thuật được giảm đáng kể, trong khi nhà thiết kế vẫn có khả năng tối ưu kiến trúc, timing, diện tích và công suất của toàn bộ chip.

Gate Array ASIC

Gate Array ASIC sử dụng một cấu trúc transistor cơ sở được chế tạo sẵn trên wafer. Cấu trúc này được gọi là Base Array, trong đó các phần tử cơ bản được bố trí theo một khuôn mẫu xác định.

Thay vì tùy biến toàn bộ transistor trên wafer, quá trình thiết kế chủ yếu tập trung vào việc cấu hình và kết nối các phần tử có sẵn để tạo thành chức năng logic mong muốn. Điều này có thể rút ngắn thời gian phát triển và giảm chi phí so với một số phương pháp Full-Custom.

Gate Array có thể được chia thành nhiều kiến trúc, trong đó có Channeled Gate Array, Channelless Gate Array và Structured Gate Array. Mỗi kiến trúc có cách tổ chức vùng logic và liên kết khác nhau nhằm cân bằng giữa mật độ tích hợp, khả năng tùy biến và hiệu quả sản xuất.

Tuy nhiên, với sự phát triển của Standard Cell, FPGA và các quy trình chế tạo bán dẫn tiên tiến, Gate Array truyền thống hiện không còn giữ vai trò trung tâm như trong các thế hệ thiết kế ASIC trước đây.
---
3. Những mục tiêu quan trọng khi thiết kế ASIC

Một thiết kế ASIC không đơn thuần hướng đến việc thực hiện đúng chức năng. Nhà thiết kế phải đồng thời tối ưu nhiều yếu tố có quan hệ chặt chẽ với nhau.

Hiệu năng (Performance) quyết định tốc độ mà chip có thể xử lý dữ liệu và tần số hoạt động tối đa của hệ thống.

Diện tích (Area) ảnh hưởng trực tiếp đến kích thước die, số lượng die trên mỗi wafer và cuối cùng là chi phí sản xuất trên mỗi chip.

Công suất (Power) ngày càng trở thành yếu tố quan trọng, đặc biệt đối với thiết bị di động, trung tâm dữ liệu và các hệ thống AI. Công suất thường được xem xét dưới cả hai khía cạnh là công suất động và công suất tĩnh.

Thời gian đưa sản phẩm ra thị trường (Time-to-Market) quyết định khả năng cạnh tranh thương mại. Một thiết kế có hiệu năng cao nhưng phát triển quá lâu có thể mất lợi thế trước khi được thương mại hóa.

Bốn yếu tố này thường tạo thành một bài toán tối ưu đa mục tiêu. Việc cải thiện một thông số có thể làm ảnh hưởng đến những thông số khác. Vì vậy, thiết kế ASIC hiện đại đòi hỏi sự phối hợp giữa kiến trúc, RTL, tổng hợp logic, thiết kế vật lý, phân tích timing, công suất và kiểm chứng.
---
4. CMOS – nền tảng của thiết kế ASIC số

Phần lớn các ASIC số hiện đại được xây dựng trên nền tảng CMOS (Complementary Metal-Oxide-Semiconductor). CMOS sử dụng hai loại transistor bổ sung là NMOS (N-channel MOSFET) và PMOS (P-channel MOSFET) để thực hiện chức năng logic.

Ưu điểm quan trọng của CMOS là mức tiêu thụ công suất tĩnh rất thấp trong trạng thái ổn định. Trong một mạch CMOS lý tưởng, tại mỗi trạng thái logic, một trong hai mạng transistor sẽ dẫn và transistor còn lại tắt, do đó dòng điện một chiều từ nguồn cung cấp xuống mass được hạn chế đáng kể.

CMOS vì vậy trở thành nền tảng của hầu hết các mạch logic mật độ cao, từ bộ xử lý, GPU, SoC, bộ điều khiển bộ nhớ cho đến các mạch xử lý tín hiệu và truyền thông.
---
5. MOSFET – phần tử cơ bản của CMOS

Để hiểu cách CMOS hoạt động, cần bắt đầu từ MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor). Đây là transistor hiệu ứng trường được điều khiển bằng điện áp và là một trong những phần tử cơ bản nhất của thiết kế vi mạch hiện đại.

Một MOSFET cơ bản gồm ba cực chính là Source, Drain và Gate. Giữa Source và Drain tồn tại một vùng vật liệu bán dẫn có thể hình thành kênh dẫn (Channel) dưới tác động của điện trường tạo ra bởi điện áp trên Gate.

Gate được cách ly với vùng bán dẫn bởi một lớp điện môi, truyền thống là silicon dioxide hoặc các vật liệu điện môi có hằng số điện môi cao trong các công nghệ hiện đại. Khi điện áp Gate đạt điều kiện thích hợp, một kênh dẫn được hình thành và dòng điện có thể chạy giữa Source và Drain.

Đối với NMOS, các hạt tải điện chủ yếu là electron. Đối với PMOS, hạt tải điện chủ yếu là lỗ trống (Hole). Độ linh động của electron trong silicon cao hơn đáng kể so với lỗ trống, do đó NMOS thường có khả năng dẫn dòng tốt hơn PMOS nếu sử dụng cùng kích thước hình học.

MOSFET có thể hoạt động trong nhiều vùng khác nhau. Khi điện áp điều khiển chưa đủ để hình thành kênh dẫn, transistor ở trạng thái Cutoff và dòng dẫn rất nhỏ. Khi transistor bắt đầu dẫn, nó bước vào vùng hoạt động phụ thuộc vào điện áp giữa Gate, Source và Drain. Trong mô hình MOSFET cổ điển, các vùng thường được phân tích gồm Linear/Triode Region và Saturation Region.

Điện áp tại đó transistor bắt đầu hình thành kênh dẫn được gọi là Threshold Voltage (Vth). Đây là một trong những tham số quan trọng nhất quyết định đặc tính chuyển mạch của MOSFET.
---
6. CMOS Inverter – mạch logic cơ bản nhất

Một trong những cấu trúc đơn giản và quan trọng nhất để hiểu CMOS là CMOS Inverter, được tạo thành từ một transistor PMOS và một transistor NMOS.

Khi đầu vào ở mức logic thấp, PMOS dẫn và kết nối đầu ra với nguồn cung cấp VDD, trong khi NMOS tắt. Điện áp đầu ra vì vậy được đưa lên mức logic cao.

Ngược lại, khi đầu vào ở mức logic cao, NMOS dẫn và kết nối đầu ra với VSS hoặc mass, trong khi PMOS tắt. Tụ điện tải ở đầu ra được xả và điện áp đầu ra chuyển xuống mức logic thấp.

Cấu trúc bổ sung giữa PMOS và NMOS chính là nguồn gốc của tên gọi Complementary MOS.

Trong thực tế, tốc độ chuyển đổi của cổng CMOS phụ thuộc đáng kể vào điện dung tải. Điện dung này bao gồm cả điện dung nội tại (Intrinsic Capacitance) của transistor và điện dung ngoại vi (Extrinsic Capacitance) đến từ dây kết nối, tải của các cổng logic phía sau và các cấu trúc ký sinh khác.

Do đó, khi thiết kế một thư viện Standard Cell, kỹ sư không chỉ quan tâm đến chức năng logic mà còn phải tối ưu kích thước transistor, điện trở dẫn, điện dung ký sinh, công suất và khả năng đáp ứng timing.
---
7. Kích thước transistor và khả năng điều khiển tải

Một tham số hình học quan trọng của MOSFET là tỷ lệ W/L, trong đó W là chiều rộng kênh và L là chiều dài kênh.

Trong mô hình đơn giản, điện trở dẫn của transistor có xu hướng giảm khi W tăng và tăng khi L tăng. Vì vậy, việc tăng chiều rộng transistor có thể cải thiện khả năng cung cấp dòng và tăng Drive Strength.

Trong Standard Cell Library, chiều dài transistor thường được xác định theo quy tắc của công nghệ chế tạo, trong khi chiều rộng có thể được điều chỉnh để tạo ra nhiều mức drive strength khác nhau. Một cell logic có thể tồn tại dưới nhiều phiên bản như X1, X2, X4, X8 hoặc cao hơn, trong đó phiên bản có drive strength lớn hơn thường có khả năng điều khiển tải lớn hơn nhưng đồng thời có thể làm tăng diện tích và công suất.

Đây chính là một trong những lý do thiết kế ASIC hiện đại phải cân bằng đồng thời giữa Performance – Power – Area – Time-to-Market.
---
8. Từ MOSFET đến ASIC hiện đại

Có thể hình dung quá trình phát triển của một ASIC theo một chuỗi liên kết: MOSFET → CMOS → Standard Cell → Logic Design → RTL → Synthesis → Physical Design → Verification → Sign-off → Tape-out → Fabrication → Packaging → Testing.

Ở cấp độ transistor, kỹ sư kiểm soát đặc tính điện của NMOS và PMOS. Các transistor được kết hợp thành các cell logic. Những cell này hình thành thư viện Standard Cell, từ đó được sử dụng để xây dựng các khối logic lớn hơn. Các khối logic được mô tả ở cấp RTL, tổng hợp thành mạng cổng logic và cuối cùng được chuyển thành layout vật lý để chế tạo trên wafer.

Vì vậy, ASIC không chỉ là một loại chip mà là kết quả của cả một hệ thống công nghệ thiết kế và sản xuất vi mạch. Sự tiến bộ của ASIC phụ thuộc đồng thời vào công nghệ transistor, quy trình CMOS, thư viện IP và Standard Cell, công cụ EDA, phương pháp thiết kế vật lý, công nghệ chế tạo wafer, đóng gói và kiểm thử.

Đó cũng là lý do ngành thiết kế ASIC hiện đại cần một đội ngũ kỹ sư đa chuyên môn, từ Architecture, RTL Design, Verification, DFT, Synthesis, Physical Design, STA, Power Integrity, Signal Integrity cho đến Packaging và Test.
-----
Tài liệu tham khảo:
1/ S. M. Sze, Y. Li and K. K. Ng, Physics of Semiconductor Devices, 4th Edition, Wiley, 2021.
2/ Y. Taur and T. H. Ning, Fundamentals of Modern VLSI Devices, 2nd Edition, Cambridge University Press.
3/ J. M. Rabaey, A. Chandrakasan and B. Nikolić, Digital Integrated Circuits: A Design Perspective, 2nd Edition, Prentice Hall.
4/ N. H. E. Weste and D. Harris, CMOS VLSI Design: A Circuits and Systems Perspective, 4th Edition, Addison-Wesley.
5/ J. Bhasker and R. Chadha, Static Timing Analysis for Nanometer Designs, Springer.

Address

Da Nang
550000

Website

Alerts

Be the first to know and let us send you an email when ICdemy - Học viện Vi mạch Bán dẫn posts news and promotions. Your email address will not be used for any other purpose, and you can unsubscribe at any time.

Contact The School

Send a message to ICdemy - Học viện Vi mạch Bán dẫn:

Shortcuts

Share

Category