ICdemy - Học viện Vi mạch Bán dẫn

Layout Layers and Design Rules
---
(Bài viết được trích dẫn và biên soạn từ Giáo trình Khóa đào tạo chuyên sâu về Thiết kế Vật lý tại Học viện Vi mạch Bán dẫn iCdemy.)
---
Khi một thiết kế VLSI được chuyển đổi từ mức logic sang mức hình học vật lý (physical layout), toàn bộ cấu trúc mạch phải được hiện thực hóa trên các lớp vật liệu thực tế của chip bán dẫn. Những lớp này bao gồm silicon nền, diffusion, polysilicon, contact, via và hệ thống nhiều lớp kim loại liên kết phức tạp. Đây chính là nền tảng vật lý quyết định khả năng chế tạo và vận hành của toàn bộ vi mạch.
Trong quy trình thiết kế vật lý, việc tuân thủ Design Rules là yêu cầu bắt buộc. Các quy tắc này được cung cấp bởi foundry nhằm phản ánh giới hạn công nghệ của quá trình chế tạo semiconductor. Chúng quy định chi tiết về khoảng cách tối thiểu, chiều rộng dây dẫn, kích thước via, mật độ kim loại và nhiều tham số vật lý khác. Nếu vi phạm các giới hạn này, chip có thể gặp lỗi sản xuất, suy giảm yield, mất ổn định tín hiệu hoặc thậm chí không thể hoạt động sau khi tape-out.
Một chip CMOS hiện đại được xây dựng từ nhiều lớp vật liệu chồng xếp lên nhau, trong đó mỗi lớp đảm nhiệm một vai trò riêng biệt trong cấu trúc điện và liên kết vật lý của mạch.
Active hoặc Diffusion là vùng bán dẫn được pha tạp để hình thành source và drain của transistor MOS. Đây là khu vực trực tiếp tham gia vào quá trình dẫn điện của transistor.
Polysilicon (Poly) được sử dụng để tạo gate transistor. Khi lớp poly giao cắt với diffusion, transistor MOS sẽ được hình thành. Chất lượng và hình học của gate ảnh hưởng trực tiếp đến đặc tính đóng cắt và hiệu năng của transistor.
Contact và Via đóng vai trò kết nối giữa các lớp vật liệu. Contact dùng để liên kết diffusion hoặc poly lên Metal1, trong khi Via tạo kết nối giữa các tầng kim loại khác nhau như Metal1, Metal2, Metal3 và các lớp cao hơn.
Hệ thống Metal Layers là mạng lưới dây dẫn của toàn bộ chip. Các lớp kim loại thấp như M1 và M2 thường được sử dụng cho tín hiệu cục bộ với mật độ routing lớn. Các lớp kim loại cao hơn như M5 đến M10 có chiều rộng lớn hơn, điện trở thấp hơn và thường được sử dụng cho clock tree, power grid hoặc các bus tốc độ cao nhằm giảm sụt áp và cải thiện tính toàn vẹn tín hiệu.
Lớp Passivation hoặc Overglass nằm trên cùng của chip, có nhiệm vụ bảo vệ bề mặt vi mạch khỏi tác động cơ học, độ ẩm và các yếu tố môi trường bên ngoài.
Mỗi lớp trong layout đều mang những đặc tính điện riêng như điện trở, điện dung ký sinh và khả năng chịu dòng điện khác nhau. Những yếu tố này ảnh hưởng trực tiếp đến timing, power integrity, signal integrity cũng như hiệu năng tổng thể của chip. Vì vậy, thiết kế layout không chỉ là bài toán hình học mà còn là quá trình tối ưu hóa điện học và khả năng chế tạo ở cấp độ nanomet.

DFT là gì và vì sao mọi công ty bán dẫn đều săn lùng kỹ sư DFT trong 5–10 năm tới?
---
DFT (Design for Testability) ngày càng trở thành một trụ cột bắt buộc trong thiết kế vi mạch hiện đại vì sự hội tụ của nhiều yếu tố kỹ thuật và kinh tế xuyên suốt toàn bộ chuỗi giá trị từ front-end, back-end đến hệ thống PCB. Ở front-end, sự gia tăng độ phức tạp của SoC với hàng tỷ transistor, tích hợp đa IP (CPU, GPU, AI accelerator, analog/mixed-signal) khiến việc quan sát và điều khiển trạng thái nội bộ gần như bất khả thi nếu không có các cấu trúc DFT như scan chain, boundary scan, MBIST, LBIST. Các node công nghệ tiên tiến (FinFET, GAA) làm tăng biến thiên quy trình và xác suất lỗi ngẫu nhiên, buộc phải có cơ chế test coverage cao ngay từ RTL để đảm bảo yield. Đồng thời, áp lực time-to-market khiến việc phát hiện lỗi muộn ở silicon là không thể chấp nhận về chi phí, nên DFT được “shift-left” vào sớm trong flow thiết kế logic, gắn chặt với verification và synthesis.

Ở back-end, các yếu tố vật lý như crosstalk, IR drop, electromigration, variation theo không gian và nhiệt độ tạo ra các lỗi phụ thuộc điều kiện vận hành mà chỉ có thể phát hiện thông qua các kỹ thuật test có cấu trúc. DFT không còn chỉ là chèn scan mà còn phải đồng thiết kế với clock tree, power grid và physical constraints để tránh ảnh hưởng đến timing closure và area. Các kỹ thuật như compression, hierarchical DFT, IJTAG giúp giảm overhead và hỗ trợ test các khối lớn một cách hiệu quả. Ngoài ra, với 3D-IC, chiplet và advanced packaging (2.5D interposer), DFT mở rộng sang kiểm tra kết nối die-to-die, TSV, micro-bump, làm tăng vai trò của nó trong back-end và integration.

Ở cấp độ hệ thống và PCB, sự phức tạp của board tốc độ cao (DDR5, PCIe Gen5/6, SerDes multi-gigabit) làm cho debug truyền thống bằng probe vật lý trở nên hạn chế do tín hiệu tốc độ cao và mật độ routing dày đặc. Boundary scan (JTAG) và các chuẩn mở rộng cho phép kiểm tra kết nối, phát hiện lỗi hàn, lỗi net mà không cần truy cập vật lý trực tiếp. Hơn nữa, khi hệ thống tích hợp nhiều IC phức tạp, DFT bên trong chip trở thành công cụ debug hệ thống thông qua các chế độ test, trace và observability nội bộ, hỗ trợ root-cause analysis nhanh hơn khi có lỗi trên board.

Từ góc độ sản xuất, chi phí mask và fabrication ở các node tiên tiến tăng theo cấp số nhân, khiến mỗi lần re-spin silicon trở thành rủi ro tài chính lớn. DFT đóng vai trò trực tiếp trong việc tăng yield, giảm defect escape và cung cấp dữ liệu diagnosis để tối ưu quy trình fab. Các hệ thống test hiện đại không chỉ dừng ở pass/fail mà còn thu thập dữ liệu để phân tích lỗi theo không gian, thời gian và điều kiện vận hành, từ đó feed-back vào design và process control. Điều này làm DFT trở thành cầu nối dữ liệu giữa design–manufacturing–field operation.

Một yếu tố quan trọng bổ sung là nhu cầu nhân lực DFT chuyên sâu đang tăng nhanh và dự kiến tiếp tục thiếu hụt trong 5–10 năm tới. Có ba nguyên nhân chính. Thứ nhất, độ phức tạp kỹ thuật của DFT tăng mạnh: kỹ sư không chỉ cần hiểu RTL và digital design mà còn phải nắm ATPG, fault modeling, compression, memory test, analog test interface, cũng như hiểu ảnh hưởng vật lý ở back-end. Thứ hai, xu hướng chiplet và heterogeneous integration làm xuất hiện các bài toán test hoàn toàn mới (die-to-die test, known-good-die validation, system-level test orchestration) mà nguồn nhân lực hiện tại chưa được đào tạo đủ sâu. Thứ ba, sự bùng nổ của AI, automotive (ISO 26262), data center và edge computing kéo theo yêu cầu reliability và in-field test cực cao, đẩy DFT từ “manufacturing support” thành “lifecycle infrastructure”.

Dẫn chứng cụ thể từ thị trường cho thấy các tập đoàn như Intel, AMD, NVIDIA, Qualcomm và các foundry như TSMC liên tục mở rộng các vị trí DFT Engineer, Silicon Validation, Product/Test Engineer với yêu cầu kinh nghiệm sâu về scan, ATPG, MBIST, IJTAG và silicon debug. Các báo cáo nhân lực ngành bán dẫn của SEMI và IEEE cũng chỉ ra khoảng cách ngày càng lớn giữa nhu cầu và nguồn cung kỹ sư có kỹ năng test và validation. Ở khu vực châu Á, các trung tâm thiết kế tại Việt Nam, Ấn Độ, Đài Loan đang tăng tốc tuyển dụng DFT do chi phí nhân công cạnh tranh nhưng yêu cầu kỹ thuật không giảm, dẫn đến mức lương và tốc độ thăng tiến trong lĩnh vực này cao hơn trung bình các mảng digital design thuần túy.

Trong 5–10 năm tới, DFT sẽ không chỉ là một domain chuyên biệt mà trở thành năng lực cốt lõi của kỹ sư thiết kế vi mạch. Những người có khả năng kết nối giữa RTL, physical design, test engineering và system debug sẽ có lợi thế rõ rệt. Điều này mở ra một hướng đi nghề nghiệp bền vững, có giá trị cao và ít bị thay thế bởi tự động hóa, bởi bản chất của DFT là giải quyết các bài toán liên ngành phức tạp, phụ thuộc nhiều vào kinh nghiệm và tư duy hệ thống.

Mời mọi người tham gia nhóm Zalo "G1-ICDEMY | TUYỂN SINH & ĐÀO TẠO" để tiện theo dõi và đăng ký các buổi đào tạo chuyên sâu ở link bên dưới nhé!

🚀 WEBINAR DFT #1: DFT FUNDAMENTALS
Từ nền tảng → Hiểu cách chip được kiểm tra trong thực tế

Bạn muốn bắt đầu với Design For Test (DFT) nhưng chưa biết học từ đâu?
Bạn đã học lý thuyết nhưng vẫn chưa hình dung được flow test chip trong industry?

👉 Webinar này dành cho bạn.

💡 NỘI DUNG CHÍNH:
• DFT Motivations – Vai trò của DFT trong IC Design
• Scan Test & ATPG – Cách kiểm tra hoạt động của chip
• Basic Scan Test Process – Quy trình test cơ bản
• Automated Test Equipment (ATE) – Chip được test ngoài đời như thế nào

👨‍🏫 GIẢNG VIÊN:
ThS. Tạ Quốc Việt – CEO & Founder iCdemy
• 15+ năm kinh nghiệm IC Design
• Siemens EDA Certified
• 60+ chứng chỉ IC Design (Credly)

🎯 BẠN NHẬN ĐƯỢC GÌ?
✔ Hiểu bản chất DFT – không chỉ dừng ở lý thuyết
✔ Nắm được bức tranh tổng thể về test trong IC Design
✔ Biết flow thực tế từ design → test chip
✔ Định hướng rõ ràng trước khi học chuyên sâu

📌 THÔNG TIN WEBINAR:
• Hình thức: Online (MS Teams / Zoom / Google Meet)
• Thời lượng: 2.5 – 3 giờ
• Liên hệ hệ để biết thêm chi tiết

👉 Đăng ký ngay: https://go.icdemy.com/wdft01

⏳ Số lượng giới hạn – Ưu tiên đăng ký sớm!

Học, học nữa, học mãi 🥰

Send a message to learn more

So sánh cách làm truyền thống và simulation-driven design trong phát triển vi mạch hiện đại
---
Mời bạn đọc xem lại bài viết "Case study tổng quát: lỗi thiết kế do thiếu đánh giá simulation trong hệ thống vi mạch tốc độ cao" ở link bên dưới phần bình luận.
---
Trong quá trình phát triển sản phẩm bán dẫn, cách tiếp cận thiết kế đã có sự thay đổi đáng kể. Nếu trước đây nhiều đội kỹ thuật dựa vào kinh nghiệm và margin để đảm bảo thiết kế hoạt động, thì hiện nay xu hướng đang chuyển sang simulation-driven design, nơi mô phỏng trở thành trung tâm của quá trình ra quyết định.

■ Cách làm truyền thống: kinh nghiệm và margin là nền tảng
Trong mô hình truyền thống, quy trình thường tập trung vào các bước: thiết kế logic, verify chức năng, layout theo rule, sau đó tape-out và kiểm tra thực tế.

Các vấn đề vật lý như signal integrity, power integrity hay thermal thường được xử lý ở mức rule-of-thumb hoặc overdesign (tăng margin để giảm rủi ro).

Ưu điểm của cách tiếp cận này là đơn giản, ít phụ thuộc vào công cụ phức tạp và phù hợp với các hệ thống có độ phức tạp thấp hoặc tốc độ không quá cao.

Tuy nhiên, hạn chế bắt đầu xuất hiện rõ khi:
▪ Tốc độ tín hiệu tăng (high-speed interface)
▪ Mật độ tích hợp cao
▪ Hệ thống liên quan đến package và PCB phức tạp
▪ Các yêu cầu về hiệu năng và công suất ngày càng khắt khe

Khi đó, việc dự phòng bằng margin không còn hiệu quả, thậm chí dẫn đến thiết kế kém tối ưu hoặc vẫn không đủ an toàn.

■ Simulation-driven design: mô phỏng dẫn dắt quyết định
Trong cách tiếp cận này, simulation không phải là bước kiểm tra sau cùng, mà được đưa vào ngay từ đầu và xuyên suốt toàn bộ quy trình.

Một số đặc điểm chính:
▪ Sử dụng mô phỏng để đánh giá kiến trúc ngay từ giai đoạn đầu
▪ Tối ưu interconnect, PDN, package dựa trên kết quả phân tích
▪ Đánh giá SI, PI, thermal và reliability trước khi tape-out
▪ Ra quyết định thiết kế dựa trên dữ liệu (data-driven), không chỉ dựa vào kinh nghiệm

Cách tiếp cận này cho phép kỹ sư nhìn thấy trước hành vi của hệ thống trong các điều kiện vận hành khác nhau, từ đó giảm đáng kể rủi ro.

■ So sánh trực tiếp hai cách tiếp cận

▪ Thời điểm phát hiện lỗi
▪ Truyền thống: phát hiện muộn (sau tape-out hoặc bring-up)
▪ Simulation-driven: phát hiện sớm trong giai đoạn thiết kế

▪ Chi phí sửa lỗi
▪ Truyền thống: rất cao (re-spin, trễ tiến độ)
▪ Simulation-driven: thấp hơn do sửa ngay trên mô hình

▪ Khả năng tối ưu
▪ Truyền thống: thường phải overdesign để đảm bảo an toàn
▪ Simulation-driven: tối ưu theo đúng nhu cầu thực tế

▪ Độ phụ thuộc vào kinh nghiệm cá nhân
▪ Truyền thống: cao
▪ Simulation-driven: giảm phụ thuộc, dựa vào dữ liệu và mô hình

▪ Khả năng mở rộng với công nghệ mới
▪ Truyền thống: gặp nhiều hạn chế khi áp dụng cho chiplet, 3D IC
▪ Simulation-driven: phù hợp với các hệ thống phức tạp, đa vật lý

■ Điểm quan trọng cần nhìn nhận
Simulation-driven design không thay thế hoàn toàn kinh nghiệm của kỹ sư mà giúp chuẩn hóa và mở rộng khả năng ra quyết định.
Kinh nghiệm giúp đặt giả định đúng còn simulation giúp kiểm chứng và định lượng các giả định đó.

Ngày nay các hệ thống đang càng phức tạp và yêu cầu độ tin cậy cao, việc chuyển dịch từ cách làm truyền thống sang simulation-driven design không còn là lựa chọn, mà đang trở thành xu hướng tất yếu của ngành bán dẫn.

Case study tổng quát: lỗi thiết kế do thiếu đánh giá simulation trong hệ thống vi mạch tốc độ cao
---
Mời bạn đọc xem lại bài viết "Xu hướng công nghệ mới trong vi mạch: chiplet, 3D IC và advanced packaging đang thay đổi cách thiết kế hệ thống" ở link bên dưới phần bình luận.
---
Một trong những sai lầm phổ biến trong thiết kế vi mạch hiện đại là đánh giá thấp các hiệu ứng vật lý ở giai đoạn sớm, đặc biệt khi hệ thống liên quan đến giao tiếp tốc độ cao và tích hợp nhiều thành phần (die, package, PCB). Dưới đây là một case study tổng quát, tổng hợp từ các tình huống thực tế trong industry.

■ Bối cảnh thiết kế
Một hệ thống SoC tích hợp bộ xử lý và giao tiếp tốc độ cao (ví dụ memory interface hoặc high-speed serial link), được đóng gói theo dạng advanced packaging. Thiết kế đã hoàn tất các bước logic design, timing closure và verify chức năng. Các rule cơ bản về layout và routing đều được tuân thủ.

■ Vấn đề phát sinh sau tape-out
Khi bring-up silicon, hệ thống xuất hiện lỗi không ổn định:
▪ Tỷ lệ lỗi bit (BER) cao ở các kênh tốc độ cao
▪ Một số lane hoạt động, một số lane fail không rõ nguyên nhân
▪ Hiệu năng không đạt như thiết kế (không thể chạy ở tần số mục tiêu)

Các bước debug ban đầu thường tập trung vào firmware hoặc logic, nhưng không phát hiện lỗi rõ ràng. Điều này dẫn đến việc kéo dài thời gian debug và tiêu tốn nhiều nguồn lực.

■ Phân tích nguyên nhân gốc
Khi thực hiện phân tích sâu hơn ở cấp độ vật lý, một số vấn đề được xác định:

▪ Signal Integrity không được đánh giá đầy đủ
▪ Routing trong package và PCB tạo ra impedance mismatch tại một số điểm chuyển tiếp (die-package-PCB)
▪ Reflection và insertion loss làm suy giảm tín hiệu, đặc biệt ở các tần số cao
▪ Crosstalk giữa các lane gần nhau làm tăng jitter và làm suy giảm eye diagram

▪ Power Integrity bị xem nhẹ
▪ Mạng phân phối nguồn (PDN) không được tối ưu cho switching activity cao
▪ Xuất hiện IR drop cục bộ tại các vùng hoạt động mạnh, làm thay đổi delay của cell và ảnh hưởng đến timing thực tế
▪ Simultaneous switching noise gây nhiễu lên các tín hiệu lân cận

▪ Thermal không được đưa vào bài toán sớm
▪ Nhiệt độ thực tế cao hơn giả định ban đầu, đặc biệt tại các hotspot
▪ Sự thay đổi nhiệt độ làm thay đổi đặc tính điện của transistor và interconnect, gián tiếp ảnh hưởng đến timing và SI

▪ Electromigration và reliability
▪ Một số đường nguồn và interconnect hoạt động gần giới hạn mật độ dòng, tiềm ẩn rủi ro suy giảm theo thời gian
▪ Dù chưa gây lỗi ngay lập tức, nhưng ảnh hưởng đến độ ổn định dài hạn

■ Điểm mấu chốt
Tất cả các vấn đề trên đều không thể phát hiện đầy đủ nếu chỉ dựa vào verify logic hoặc các rule thiết kế cơ bản. Chúng đòi hỏi phải có phân tích và mô phỏng ở nhiều cấp độ: từ interconnect, package đến toàn hệ thống.

Quan trọng hơn, các hiệu ứng này có tính tương tác. Ví dụ: nhiệt độ tăng làm xấu thêm SI và PI; PI kém lại làm tín hiệu kém ổn định hơn. Nếu không có cách nhìn tổng thể (multiphysics), rất dễ bỏ sót nguyên nhân thực sự.

■ Hệ quả đối với dự án
▪ Phải giảm tần số hoạt động để đảm bảo ổn định
▪ Cần re-spin thiết kế (tốn chi phí và thời gian)
▪ Trễ tiến độ sản phẩm ra thị trường
▪ Ảnh hưởng đến uy tín kỹ thuật của đội ngũ

■ Bài học rút ra
▪ Simulation cần được đưa vào từ giai đoạn sớm, không phải chỉ để validate lại
▪ Cần có cách tiếp cận toàn hệ thống, không tách rời die, package và PCB
▪ Các bài toán SI, PI, thermal và reliability phải được xem xét đồng thời
▪ Đầu tư vào phân tích và mô phỏng ban đầu luôn rẻ hơn rất nhiều so với sửa lỗi sau tape-out

Trong bối cảnh các hệ thống ngày càng phức tạp với chiplet, 3D IC và advanced packaging, những case như trên không còn là ngoại lệ mà đang trở thành rủi ro phổ biến nếu thiếu một chiến lược simulation bài bản.