Rysino

Karty, jak karty,
ale z FPGA!

Na każdej z nich znajduje się hasło
związane z bramkami logicznymi,
elektroniką czy syntezą.

Jeśli jesteś fanem elektroniki albo szukasz prezentu dla kogoś zakręconego na punkcie niskopoziomowego IT to trafiłeś idealnie!

Zapraszam do zakupu na:
https://allegrolokalnie.pl/oferta/karty-fpga-u22

Kanał na discord:

https://discord.gg/4P3p3GDG6r

Zapraszam

Join the Uklady FPGA - dyskusja, projekty, wsparcie Discord Server! Check out the Uklady FPGA - dyskusja, projekty, wsparcie community on Discord - hang out with 1 other members and enjoy free voice and text chat.

Projekt zegara w oparciu o TangNano1k z układem FPGA od Gowin Semiconductor Corp

Clock based on TangNano1k wIth FPGA from Gowi

Some photos from Embedded World

Strengths 🇬🇧⤵️ / Siła 🇵🇱

Dodatkowa informacja o sile sygnału

Są dwa rodzaje:

🍅Charge strength - dla typu trireg,
🍅Drive strength - dla ciągłych przypisań w tym samym wyrażeniu co deklaracja.

🇬🇧🇬🇧🇬🇧🇬🇧🇬🇧

Strengths

Additional information about streng of signal.
Only for nets.

There are two type:

🍅Charge strength - for trireg only,
🍅Drive strength - only for continuous assignment on a net in the same.

uvm_push_driver #(REQ,RSP) 🇵🇱/ 🇬🇧⤵️

Klasa bazowa dla drivrów
pasywnie czekających na transakcję.

(W przeciwieństwie do uvm_driver,
które aktywnie sprawdzają,
czy jest cos nowego.)

Taki tryb pracy nazywa się "push mode".

🇬🇧🇬🇧🇬🇧🇬🇧🇬🇧

uvm_push_driver #(REQ,RSP)

Base class for driver that
passively wait for transaction.

(In opposite to uvm_driver,
which actively check if there is
something new).

This type of work is called "push mode".

Residue number system 🇬🇧⤵️
System resztowy 🇵🇱

System liczbowy
dość różny odnajbardziej popularnego
systemu pozycyjnego.

Jego bazę stanowi
n względnie pierwszych liczb.

Liczbę reprezentujemy poprzez
pamiętanie wartości
modulo względem bazy systemu.

Chińskie twierdzenie o resztach gwarantuje nam,że jest to jednoznaczne w zakresie od 0 do iloczynu bazy -1.

Oraz pokazuje metodę powrotu.

Czy system ma jakieś
praktyczne zastosowanie?

Otóż przy wykonywaniu działań (mnożenie, dodawanie)
nie mamy przeniesienia pomiędzy "cyframi".

Przeniesienie jest bardzo
nieprzyjemną operacją,
bo powoduje, że
pojedyncza cyfra wyniku,
zależyod wszystkich cyfr wejścia.
Co utrudnia implementację...

Spotyka się (rzadko) projekty używające systemuresztowego
do szybkich obliczeń.

🇬🇧🇬🇧🇬🇧🇬🇧🇬🇧

Residue number system

Numerical system quite different then positional one.

Its base is set of n
several pairwise coprime integers.

Number representation is list of
modulo against base.

Chinese remainder theorem
guarantee uniqueness
(in range from 0 to base product-1)
and provide algorithm to go back.

It could be useful in some system,
as in addition and multiplication
there is no carry between digits.
It is (rarely) used for some
fast DSP systems.





#математика ریاضیات # #गणित

Logic values 🇵🇱/🇬🇧⤵️

Są 4 podstawowe wartości w SystemVerilog:
➡️0 - logiczne zero / fałsz
➡️1 - logiczne jeden / prawda
➡️X - stan nieznany
➡️Z - stan wysokiej impedancji

0 jest negacją 1.

Z jest bardzo podobne do X.

Wyjątkiem jest na przykład
modelowanie MOS
(metal-oxide semiconductor).

Takie dane są przechowywane w zmiennych logic.

Dużo typów danych jest 4-wartościowych.

Są jednak inne rodzaje:
➡️2-wartościowy przechowuje 0 i 1,
➡️Real - liczba zmiennoprzecinkowa,
➡️Event - nie przechowuje wartości.

🇬🇧🇬🇧🇬🇧🇬🇧🇬🇧

There are 4 basics values in SystemVerilog:
➡️0 - logic zero / false condition
➡️1 - logic one / true condition
➡️X - unknow logic value
➡️Z - high-impedance state

0 is not 1.

Effect of Z is nearly the same as X.
One of exceptions are the metal-oxide semiconductor (MOS) primitives.

The name of primitive of this data type is logic.

Several data types are 4-state types.

But there are also others:
➡️2-state can store only 0 and 1,
➡️Real type,
➡️Event type - no value.

uvm_driver #(REQ,RSP) 🇵🇱/ 🇬🇧⤵️

Klasa bazowa dla sterowników (driver),
które wnioskują o nowe transakcje.

Pracują w trybie odpytywania.

🇬🇧🇬🇧🇬🇧🇬🇧🇬🇧

uvm_driver #(REQ,RSP)

Base class for drivers,
that requests for new transactions.

They work in a pull mode.

Data types and data objects 🇬🇧⤵️
Typy danych i obiekty 🇵🇱

Typ danych - zbiór wartości i
zbiór operacji, które można
na nich wykonać.

Są używane do:
➡️deklarowania obiektów,
➡️tworzenia innych typów danych

Obiekt - nazwana jednostka,
ma przypisane:
➡️wartość (data value),
➡️typ danych (data type).

🇬🇧🇬🇧🇬🇧🇬🇧🇬🇧

Data types and data objects

Data type - sate of values and
set of operations that
can be perfomed on it.

Used for:
➡️declare data objects,
➡️define new data types.

Data object - named entity,
has:
➡️data value,
➡️data type.

📊uvm_scoreboard 🇵🇱/ 🇬🇧⤵️

Klasa bazowa dla scoreboardów stworzonych przez użytkownika.

Scoreboard to obiekt służący do sprawdzenia poprawności wyników.

Metody:
➡️new - tworzy nowy obiekt

🇬🇧🇬🇧🇬🇧🇬🇧🇬🇧

📊uvm_scoreboard

The base class for
the user-defined scoreboard.

Scoreboard is object that
check if output is proper.

Methods:
➡️new - create new object

Built-in methods 🇬🇧⤵️
Wbudowane metody 🇵🇱

SystemVerilog używam podobnej notacji do wywoływania metod jak C++:

object.method()

Jeżeli metoda nie przyjmuje argumentów, można pominąć nawiasy.

Przykłady:
dynamic_array.size
string.len

🇬🇧🇬🇧🇬🇧🇬🇧🇬🇧

SystemVerilog use similar notation for methods as C++:

object.method()

If methods do not need arguments parenthesis could be omitted.

Examples:
dynamic_array.size
string.len